台湾のTSMCは、IEEE国際電子デバイス会議（IEDM）における「Future of Logic」パネルでの発表により、同社が1.4nmクラスの製造技術の開発において大きな進展を遂げていることが明らかになった。

公式にA14と呼ばれるこの1.4nmプロダクションノードに関する情報は、SemiAnalysisのDylan Patel氏が公開したスライドから明らかになったものである。TSMCはまだA14の高ボリューム製造（HVM）に関する具体的な計画や仕様を公表していないが、同社が2025年に予定されている2nmクラスの製造プロセスに続き、この技術の導入を進めていることは確実だ。

技術的な特徴に関して、A14はおそらくTSMCの第2世代または第3世代のゲートオールアラウンドFET（GAAFET）を採用することになると見られている。これは、N2ノードで採用される技術と同様である。一方、垂直積層型のコンプリメンタリFET（CFET）の採用は低い可能性とされている。TSMCはCFET技術の研究を進めているが、A14においてはこの技術の導入は見送られる可能性が高い。

N2やA14のような先進的なノードは、新しいレベルの性能、電力効率、および機能を実現するために、システムレベルでの最適化が必要になることが予想される。これは、チップの設計と製造における新たな課題を生み出すが、同時に半導体産業の技術革新を推進する要因ともなっている。

また、TSMCが2027年から2028年の間にA14プロセス技術にHigh-NA EUVリソグラフィーツールを採用するかどうかは、現時点では不明である。High-NA EUVリソグラフィーツールは、レチクルサイズを半分にすることで、より精密なパターンを描くことが可能になるが、これによりチップデザイナーとチップメーカーの双方に新たな課題が課されることになる。この時期には、Intelをはじめとする他のチップメーカーも次世代のEUVリソグラフィ装置を導入している可能性が高い。

Sources

• Dylan Patel @ Neurips
• via Tom’s Hardware: TSMC mentions 1.4nm process tech for the first time, says 2nm remains on track